Um olhar cedo para a terceira interface de alta velocidade de terceira geração de jedec jesd204b para artrite de dados e reumatologia de ga

No contexto do JESD204B, a latência determinística é medida a partir da entrada de dados baseada em quadros paralelos de um dispositivo TX (tipicamente um ADC), para a saída de dados baseada em quadros paralelos de um dispositivo RX (tipicamente um DAC), medido dentro do quadro. domínio do relógio. A latência JESD204B é definida (e é programável) em unidades de ciclos ou períodos de clock de quadros. A latência deve ser repetível com precisão, desde o ciclo de inicialização até o ciclo de inicialização e pelos eventos de ressincronização de link.

A subclasse de dispositivos 1 define uma nova temporização de alta resolução “sinalização SYSREF” de origem (determinística até frequências de clock de amostra de aproximadamente 2 GHz), com um SYSREF periódico, um SYSREF de tipo único (strobe-type) ou um “ gapped periodic ”SYSREF distribuído para todos os dispositivos lógicos adcs / dacs e ASIC / FPGA.

O sinal SYSREF sincroniza os contadores / divisores de quadros e quadros múltiplos TX e RX locais e a leitura dos buffers de saída RX FIFO no JESD204B.

A subclasse 2 do dispositivo usa o sinal SYNC ~ legado, mas em um protocolo DLHC de temporização de baixa resolução “SYNC ~ sampling” sincronizado pelo sistema. Isso fornece uma latência determinística precisa de até aproximadamente 500 mhz de freqüências de amostragem, utilizando a declaração de sincronização SYNC para ajuste de fase do ADC, DAC e clock do frame do dispositivo lógico e contadores / divisores de clock multi-frame (combinados com trigger baseado na interface de controle). O sinal SYNC ~ transmite a informação de temporização de latência da interface no JESD204B, do receptor de volta para o transmissor.

Relógio do dispositivo = Um sinal de relógio mestre global sintetizado por um circuito gerador de relógio do sistema a partir do qual todos os dispositivos TX e RX (conversores de dados e dispositivos lógicos) geram seus sinais de relógio de quadro interno e de vários quadros. O período de relógio do dispositivo é a referência de tempo absoluto em um sistema JESD204B. Note que o sinal do relógio do dispositivo pode ser um múltiplo harmônico do clock do quadro; isso se relaciona diretamente com o recurso de relógio harmônico do JESD204B.

SYSREF = Um sinal de referência de tempo “global” que pode ser periódico, one-shot (tipo estroboscópico) ou periódico “gapped” e é usado para alinhar os limites do clock do frame e do clock de multi-frame local (LMFC). SYSREF é um sinal alto ativo que é amostrado pela borda de subida do relógio do dispositivo. SYSREF é usado apenas em sistemas de subclasse 1 de dispositivos. A fonte SYSREF deve ser a mesma que a fonte de relógio do dispositivo, normalmente uma base de tempo do oscilador de cristal (como um TCXO de baixo jitter ou VCO / PLL)

Simplificando, o relógio harmônico permite o uso, por exemplo, do relógio do dispositivo 2x, 3x, 4x, 5x, 6x, 7x ou 8x FS como o único relógio do conversor de dados no nível de PCB, sem a necessidade de um clock de quadro adicional baseado em FS . [o relógio recuperado dos sinais da pista de dados de entrada diferencial JESD204B é usado como a interface de dados "relógio bit".] com clock harmônico (ou arquitetura de sistema de clock único) Os dispositivos TX e RX podem gerar todos os clocks internos a partir de uma única fonte de clock, desde que a fonte de clock único seja um múltiplo harmônico do clock do quadro.

Como exemplo prático, no caso de uma arquitetura DAC de interpolação de alta velocidade (supondo que uma PLL interna não seja usada), normalmente é necessário gerar um sinal de relógio de dispositivo de alta qualidade que seja 2x, 4x ou 8x taxa de frequência de amostragem. Este mesmo relógio 2x, 4x ou 8x pode então ser usado como o relógio do dispositivo para o ADC, onde ele é dividido internamente para criar o relógio de amostra (FS) e o clock do quadro.

As vantagens das arquiteturas de sistema de relógio único incluem redução da contagem de pinos do pacote IC e menor risco de efeitos prejudiciais de passagem do clock (ou crosstalk). Em geral, menos clocks no nível do PCB do sistema reduzem o potencial de perturbação do desempenho analógico do ADC e do DAC. No nível do PCB do sistema, o engenheiro de projeto tem apenas um relógio de conversão de dados para sintetizar e distribuir.

À medida que a estação base e outros projetistas de equipamentos de aquisição de dados e síntese de sinal conduzem implacavelmente para metas de despesas operacionais e de capital mais baixas, os conversores de dados de alta velocidade da interface JESD204A podem ajudar a atingir essas metas. Com os aprimoramentos oferecidos pelo JESD204B, os projetistas de sistemas podem economizar ainda mais nas métricas críticas de “dólares, watts e polegadas quadradas”, tornando esse novo conversor de dados e a interface digital do dispositivo lógico mais atraente do que nunca. Com a disponibilidade esperada dos conversores de dados JESD204B no 2S2011, a adoção generalizada desta interface em 2012 parece estar assegurada.

Maury Wood é gerente geral da linha de produtos de conversores de alta velocidade dos semicondutores da NXP. Maury serviu como presidente do comitê do grupo de tarefa JEDEC JC-16 JESD204B. Ele trabalhou no negócio de semicondutores por mais de 20 anos e ocupou anteriormente posições de engenharia de marketing e aplicação em dispositivos analógicos e semicondutores de cipreste.